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MT47H128M8SH-25EIT:M 原装 DDR2 

DRAM 芯片 DDR2 SDRAM 1G-Bit 128M x 8 1.8V 60-Pin FBGA

SDRAM - DDR2 存储器 IC 1Gb（128M x 8） 并联 400 MHz 400 ps 60-FBGA（8x10）

缩写 ：D9RZW

DDR2 SDRAM 采用双倍数据速率架构来实现高速运行。双倍数据速率架构本质上是一个 4n 预取架构，其接口设计用于在 I/O 球上每个时钟周期传输两个数据字。

DDR2 SDRAM 的单次读取或写入访问实际上包括内部 DRAM 内核的单次 4n 位宽、一个时钟周期数据传输和四个相应的 n 位宽、半时钟周期数据传输在 I/O 球。双向数据选通（DQS、DQS#）与数据一起在外部传输，用于接收器的数据捕获。DQS 是 DDR2 SDRAM 在 READ 期间和 WRITE 期间由内存控制器发送的选通信号。

DQS 与 READ 数据边缘对齐，与 WRITE 数据中心对齐。x16 产品有两个数据选通，一个用于低字节（LDQS、LDQS#），一个用于高字节（UDQS、UDQS#）。DDR2 SDRAM 使用差分时钟（CK 和 CK#）运行；CK 变为高电平和 CK# 变为低电平的交叉点称为 CK 的上升沿。命令（地址和控制信号）在 CK 的每个上升沿注册。输入数据注册在 DQS 的两个边沿，输出数据参考 DQS 的两个边沿以及 CK 的两个边沿。对 DDR2 SDRAM 的读写访问是面向突发的；访问从一个选定的位置开始，并以编程的顺序继续编程数量的位置。访问以注册 ACTIVATE 命令开始，然后是 READ 或 WRITE 命令。

与 ACTIVATE 命令同时注册的地址位用于选择要访问的存储区和行。与 READ 或 WRITE 命令同时注册的地址位用于选择突发访问的存储区和起始列位置。DDR2 SDRAM 提供四个或八个位置的可编程读或写突发长度。DDR2 SDRAM 支持以另yi次读取中断八次突发读取或以另yi次写入中断八次突发写入。可以启用自动预充电功能以提供在突发访问结束时启动的自定时行预充电。与标准 DDR SDRAM 一样，DDR2 SDRAM 的流水线、多存储体架构支持并发操作，从而通过隐藏行预充电和激活时间来提供高、有效的带宽。提供自刷新模式，以及省电、掉电模式。所有输入都与 SSTL_18 的 JEDEC 标准兼容。所有全驱动强度输出都与 SSTL_18 兼容。